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芯粒設(shè)計(jì)與異質(zhì)集成封裝 [美]劉漢誠(chéng) ![芯粒設(shè)計(jì)與異質(zhì)集成封裝 [美]劉漢誠(chéng)](/images/noimages.gif)
定 價(jià)：189 元 叢書(shū)名：集成電路科學(xué)與工程叢書(shū)
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《芯粒設(shè)計(jì)與異質(zhì)集成封裝》作者在半導(dǎo)體封裝領(lǐng)域擁有40多年的研發(fā)和制造經(jīng)驗(yàn)�！缎玖ＴO(shè)計(jì)與異質(zhì)集成封裝》共分為6章，重點(diǎn)介紹了先進(jìn)封裝技術(shù)前沿，芯片分區(qū)異質(zhì)集成和芯片切分異質(zhì)集成，基于TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成，基于無(wú)TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成，芯粒間的橫向通信，銅-銅混合鍵合等內(nèi)容。通過(guò)對(duì)這些內(nèi)容的學(xué)習(xí)，能夠讓讀者快速學(xué)會(huì)解決芯粒設(shè)計(jì)與異質(zhì)集成封裝相關(guān)問(wèn)題的方法�！ 缎玖ＴO(shè)計(jì)與異質(zhì)集成封裝》可作為高等院校微電子學(xué)與固體電子學(xué)、電子科學(xué)與技術(shù)、集成電路科學(xué)與工程等專(zhuān)業(yè)的高年級(jí)本科生和研究生的教材和參考書(shū)，也可供相關(guān)領(lǐng)域的工程技術(shù)人員參考。
1.作者劉漢誠(chéng)博士是Unimicron公司CEO、IEEE/ASME/IMAPS會(huì)士，在半導(dǎo)體封裝領(lǐng)域擁有40多年的研發(fā)和制造經(jīng)驗(yàn)。2.首本chiplet著作，內(nèi)容源自工程實(shí)踐，涵蓋各種芯粒（chiplet）設(shè)計(jì)與異質(zhì)集成封裝方法，是解決芯粒設(shè)計(jì)與異質(zhì)集成封裝相關(guān)問(wèn)題的實(shí)用指南。3.采用彩色印刷，包含約550張彩色圖片，圖片清晰、精美，易于閱讀理解。核心賣(mài)點(diǎn)：權(quán)威性：作者劉漢誠(chéng)為國(guó)際知名封裝專(zhuān)家，40年經(jīng)驗(yàn)?zāi)�。前沿覆蓋：囊括DARPA、UCIe聯(lián)盟等行業(yè)動(dòng)態(tài)，解讀5種芯粒集成路徑。實(shí)踐導(dǎo)向：含TSV轉(zhuǎn)接板制作、翹曲控制等工藝細(xì)節(jié)，提供可落地的技術(shù)方案�？鐚W(xué)科融合：整合材料學(xué)（低損耗介質(zhì)）、熱力學(xué)仿真、電遷移分析等多維度知識(shí)。讀者對(duì)象與使用價(jià)值：學(xué)生（微電子/集成電路專(zhuān)業(yè)）：教材級(jí)理論框架+技術(shù)圖譜，構(gòu)建封裝技術(shù)知識(shí)體系。工程師（半導(dǎo)體封裝/芯片設(shè)計(jì)）：解決良率提升、熱管理、信號(hào)完整性等實(shí)際問(wèn)題。研究人員：獲取混合鍵合、異質(zhì)集成等前沿方向的技術(shù)趨勢(shì)與創(chuàng)新思路。企業(yè)管理者：洞察行業(yè)技術(shù)路線(xiàn)，指導(dǎo)產(chǎn)品研發(fā)與產(chǎn)線(xiàn)規(guī)劃。
前 言現(xiàn)階段至少有5種不同的芯粒（chiplet）設(shè)計(jì)與異質(zhì)集成封裝方法，分別是：1）芯片分區(qū)與異質(zhì)集成（由成本和技術(shù)優(yōu)化驅(qū)動(dòng)）；2）芯片切分與異質(zhì)集成（由成本和半導(dǎo)體制造良率驅(qū)動(dòng)）；3）基于積層封裝基板上薄膜布線(xiàn)層的多系統(tǒng)和異質(zhì)集成（2.1D IC集成）；4）基于無(wú)硅通孔（through silicon via，TSV）轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成（2.3D IC集成）；5）基于TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成（2.5D、3D IC集成）。在芯片分區(qū)與異質(zhì)集成中，例如帶有邏輯（logic）和輸入輸出（input/output，I/O）功能的SoC，被按功能劃分為邏輯芯粒和I/O芯粒。這些芯�？梢酝ㄟ^(guò)前道芯片-晶圓（chip-on-wafer，CoW）或晶圓-晶圓（wafer-on-wafer，WoW）工藝完成堆疊（集成），然后采用異質(zhì)集成技術(shù)將其組裝（集成）在單個(gè)封裝體的相同基板上。應(yīng)該強(qiáng)調(diào)的是，前道工藝芯粒集成能獲得更小的封裝面積和更好的電氣性能，不過(guò)這不是必需的。在芯片切分與異質(zhì)集成中，如邏輯芯片等SoC被切分為更小的芯粒，如邏輯1、邏輯2和邏輯3。然后通過(guò)前道CoW或WoW工藝方法進(jìn)行集成（堆疊），再用異質(zhì)集成技術(shù)將這些芯粒組裝在單個(gè)封裝體的相同基板上。同樣地，芯粒的前道集成工藝也不是必需的。在基于積層封裝基板上薄膜布線(xiàn)層的多系統(tǒng)和異質(zhì)集成中，例如中央處理器（central processing unit，CPU）、邏輯芯片、高帶寬存儲(chǔ)器（high bandwidth memory，HBM）等SoC是由含薄膜布線(xiàn)層的積層封裝基板支撐的，其發(fā)展是由高密度、高性能應(yīng)用場(chǎng)景中的性能、封裝外形等因素所驅(qū)動(dòng)的。在基于無(wú)TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成中，例如CPU、邏輯芯片、HBM等SoC是由精細(xì)金屬線(xiàn)寬（L）/線(xiàn)距（S）的再布線(xiàn)層（redistribution layer，RDL）基板（有機(jī)轉(zhuǎn)接板）所支撐的，隨后再安裝在積層封裝基板上，其發(fā)展也是由高密度、高性能應(yīng)用場(chǎng)景中的性能、封裝外形等因素所驅(qū)動(dòng)的。在基于TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成中，例如CPU、邏輯芯片、HBM等SoC是由無(wú)源（2.5D）或有源（3D）TSV轉(zhuǎn)接板支撐的，隨后再安裝在積層封裝基板上，其發(fā)展是由極高密度、極高性能應(yīng)用場(chǎng)景中的性能、封裝外形等因素所驅(qū)動(dòng)的。在接下來(lái)的幾年里，我們將看到更多、更高水平的芯粒設(shè)計(jì)與異質(zhì)集成封裝技術(shù)，有望在提高良率、降低成本、縮短面市時(shí)間、提升性能、改善封裝外形、降低功耗等方面獲得進(jìn)一步的優(yōu)化。然而對(duì)于大多數(shù)工程師、管理者、科學(xué)家和研究者而言，這些芯粒設(shè)計(jì)與異質(zhì)集成封裝方法尚未被深刻理解。因此，目前無(wú)論是工業(yè)界還是學(xué)術(shù)界，都急需一本能對(duì)當(dāng)前芯粒設(shè)計(jì)與異質(zhì)集成封裝技術(shù)進(jìn)行全面講解的書(shū)籍�！缎玖ＴO(shè)計(jì)與異質(zhì)集成封裝》寫(xiě)作的目的就是為了讓讀者能快速學(xué)會(huì)解決相關(guān)問(wèn)題的方法；通過(guò)閱讀本書(shū)，還可以學(xué)習(xí)到在做系統(tǒng)層面決策時(shí)所必需的折中本質(zhì)�！缎玖ＴO(shè)計(jì)與異質(zhì)集成封裝》共分為6章，它們分別是：①先進(jìn)封裝技術(shù)前沿；②芯片分區(qū)異質(zhì)集成和芯片切分異質(zhì)集成；③基于TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成；④基于無(wú)TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成；⑤芯粒間的橫向通信；⑥銅-銅混合鍵合。第1章介紹了半導(dǎo)體先進(jìn)封裝領(lǐng)域的最新進(jìn)展和技術(shù)趨勢(shì)。按照互連密度和電學(xué)性能，將先進(jìn)封裝技術(shù)分為2D、2.1D、2.3D、2.5D和3D IC集成，并分別進(jìn)行了描述和討論。同時(shí)也介紹了扇入型封裝技術(shù)，例如6面模塑的晶圓級(jí)芯片尺寸封裝（wafer-level chip-scale package，WLCSP）及其與常規(guī)WLCSP的對(duì)比。還介紹了扇出型封裝技術(shù)，例如先上晶且面朝上（chip-first with die face-up）、先上晶且面朝下（chip-first with die face-down）、后上晶（chip-last）等技術(shù)及它們之間的主要區(qū)別。第2章介紹了芯粒設(shè)計(jì)與異質(zhì)集成封裝，特別是芯片分區(qū)異質(zhì)集成以及芯片切分異質(zhì)集成。重點(diǎn)介紹了它們的優(yōu)點(diǎn)和缺點(diǎn)、設(shè)計(jì)、材料、工藝以及典型實(shí)例。本章首先將簡(jiǎn)要介紹SoC以及美國(guó)國(guó)防部高級(jí)研究計(jì)劃局（Defense Advanced Research Projects Agency，DARPA）在芯粒異質(zhì)集成方面所做的努力。第3章介紹了基于無(wú)源/有源TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成技術(shù)的最新進(jìn)展。重點(diǎn)介紹了基于TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成技術(shù)的定義、分類(lèi)、優(yōu)點(diǎn)、缺點(diǎn)、挑戰(zhàn)（機(jī)遇）以及多個(gè)典型實(shí)例。此外，也提出了一些建議。第4章介紹了基于無(wú)TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成技術(shù)（2.3D IC集成）的最新進(jìn)展。也介紹了2.3D IC集成（有機(jī)轉(zhuǎn)接板）的一些挑戰(zhàn)（機(jī)遇）。此外，對(duì)2.3D IC集成技術(shù)提出了一些建議。最后，將介紹有機(jī)轉(zhuǎn)接板的低損耗介電材料的特性。本章一開(kāi)始還將簡(jiǎn)要介紹一些扇出型封裝技術(shù)的基礎(chǔ)知識(shí)和最新進(jìn)展。第5章介紹了芯粒間的橫向通信（橋連）技術(shù)。本章將介紹各種不同的橋連技術(shù)，包括嵌入在積層封裝基板和扇出型封裝的環(huán)氧模塑料（epoxy molding compound，EMC）中的剛性橋，以及其他應(yīng)用場(chǎng)景下的柔性橋。本章還將簡(jiǎn)要介紹UCIe的相關(guān)內(nèi)容。第6章介紹了銅-銅混合鍵合的最新進(jìn)展和技術(shù)趨勢(shì)。重點(diǎn)介紹了銅-銅無(wú)凸點(diǎn)混合鍵合的定義、類(lèi)型、優(yōu)點(diǎn)、缺點(diǎn)、挑戰(zhàn)（機(jī)遇）以及典型實(shí)例。此外，也會(huì)提出一些建議。本章首先將簡(jiǎn)要介紹直接銅-銅熱壓鍵合（thermocompression bonding，TCB）和直接SiO2-SiO2熱壓鍵合�！缎玖ＴO(shè)計(jì)與異質(zhì)集成封裝》面向的主要對(duì)象是以下三類(lèi)專(zhuān)業(yè)人員：①已經(jīng)活躍在或者準(zhǔn)備從事芯粒設(shè)計(jì)與異質(zhì)集成封裝技術(shù)領(lǐng)域的專(zhuān)業(yè)人員；②在實(shí)際生產(chǎn)中遇到芯粒設(shè)計(jì)與異質(zhì)集成封裝技術(shù)方面的問(wèn)題并想要理解和學(xué)習(xí)更多解決問(wèn)題方法的技術(shù)人員；③希望為產(chǎn)品選擇一個(gè)可靠的、創(chuàng)新的、高性能的、高密度的、低功耗的以及高性?xún)r(jià)比的封裝方法的專(zhuān)業(yè)人士�！缎玖ＴO(shè)計(jì)與異質(zhì)集成封裝》同樣也可以作為有志成為我們電子行業(yè)、光電行業(yè)未來(lái)的領(lǐng)導(dǎo)者、科學(xué)家以及工程師的大學(xué)本科生和研究生的教科書(shū)。我希望在芯粒設(shè)計(jì)與異質(zhì)集成封裝技術(shù)發(fā)展前所未有的今天，當(dāng)各位在面臨挑戰(zhàn)性難題的時(shí)候，《芯粒設(shè)計(jì)與異質(zhì)集成封裝》可以為各位提供有價(jià)值的參考。我也希望它有助于進(jìn)一步推動(dòng)芯粒設(shè)計(jì)與異質(zhì)集成封裝技術(shù)有關(guān)的研發(fā)工作，為我們提供更多技術(shù)全面的產(chǎn)品。當(dāng)機(jī)構(gòu)或企業(yè)掌握了如何為他們的產(chǎn)品規(guī)劃并實(shí)現(xiàn)芯粒設(shè)計(jì)與異質(zhì)集成封裝的方法，他們將有望在電子和光電子產(chǎn)業(yè)盡享成本、性能、功能、密度、功率、帶寬、品質(zhì)、尺寸以及重量多方面性能提升所帶來(lái)的收益。我十分憧憬本書(shū)所提供的內(nèi)容可以幫助芯粒設(shè)計(jì)與異質(zhì)集成封裝技術(shù)的發(fā)展破除障礙，避免無(wú)效的投入，縮短設(shè)計(jì)、材料、工藝和制造的研發(fā)周期。John H.Lau 于美國(guó)加利福尼亞州帕羅奧圖
劉漢誠(chéng)（John H.Lau）博士，美國(guó)電氣電子工程師學(xué)會(huì)（IEEE）會(huì)士、美國(guó)機(jī)械工程師學(xué)會(huì)（ASME）會(huì)士及國(guó)際微電子與封裝學(xué)會(huì)（IMAPS）會(huì)士。他曾在美國(guó)加利福尼亞州惠普實(shí)驗(yàn)室/安捷倫公司擔(dān)任資深科學(xué)家超過(guò)25年。他獲得了伊利諾伊大學(xué)厄巴納-香檳分校理論和應(yīng)用力學(xué)博士學(xué)位；在半導(dǎo)體封裝領(lǐng)域擁有40多年的研發(fā)和制造經(jīng)驗(yàn)，研究領(lǐng)域?yàn)樾酒悩?gòu)集成、SiP、TSV、扇出型/扇入型晶圓級(jí)/板級(jí)封裝、MEMS、mini/ micro LED、3D IC集成、SMT和焊接力學(xué)等；發(fā)表500多篇論文，發(fā)明30多項(xiàng)專(zhuān)利，舉辦 300多場(chǎng)講座，撰寫(xiě)20多部教科書(shū)；獲得ASME、IEEE、SME等學(xué)會(huì)頒發(fā)的多項(xiàng)榮譽(yù)。
前言第1章 先進(jìn)封裝技術(shù)前沿 11.1 引言 11.2 倒裝芯片凸點(diǎn)成型及鍵合/組裝 41.2.1 倒裝芯片凸點(diǎn)成型 41.2.2 倒裝芯片鍵合/組裝 51.3 混合鍵合 61.3.1 混合鍵合的一些基本原理 61.3.2 索尼的CMOS圖像傳感器（CIS）混合鍵合 61.3.3 臺(tái)積電的混合鍵合 91.3.4 英特爾的混合鍵合 91.3.5 SK海力士的混合鍵合 111.4 2D IC集成 121.5 2.1D IC集成 131.5.1 封裝基板上的薄膜層 131.5.2 嵌入有機(jī)封裝基板的精細(xì)金屬線(xiàn)寬/線(xiàn)距RDL橋 151.5.3 嵌入扇出型環(huán)氧模塑料（EMC）的精細(xì)金屬線(xiàn)寬/線(xiàn)距RDL橋 161.5.4 精細(xì)金屬線(xiàn)寬/線(xiàn)距RDL柔性橋 181.6 2.3D IC集成 181.6.1 SAP/PCB方法 191.6.2 先上晶扇出型方法 211.6.3 后上晶扇出型方法 211.7 2.5D IC集成 241.7.1 AMD/聯(lián)電的2.5D IC集成 241.7.2 英偉達(dá)/臺(tái)積電的2.5D IC集成 251.7.3 2.5D IC集成的一些近期進(jìn)展 261.8 3D IC集成 281.8.1 3D IC封裝（無(wú)TSV） 281.8.2 3D IC集成（有TSV） 311.9 芯粒設(shè)計(jì)與異質(zhì)集成封裝 341.9.1 片上系統(tǒng)（SoC） 341.9.2 芯粒設(shè)計(jì)與異質(zhì)集成封裝方法 351.9.3 芯粒設(shè)計(jì)與異質(zhì)集成封裝的優(yōu)點(diǎn)和缺點(diǎn) 381.9.4 賽靈思的芯粒設(shè)計(jì)與異質(zhì)集成封裝 381.9.5 AMD的芯粒設(shè)計(jì)與異質(zhì)集成封裝 381.9.6 CEA-Leti的芯粒設(shè)計(jì)與異質(zhì)集成封裝 411.9.7 英特爾的芯粒設(shè)計(jì)與異質(zhì)集成封裝 411.9.8 臺(tái)積電的芯粒設(shè)計(jì)與異質(zhì)集成封裝 431.10 扇入型封裝 441.10.1 6面模塑的晶圓級(jí)芯片尺寸封裝（WLCSP） 441.10.2 WLCSP的可靠性：常規(guī)型與6面模塑型 461.11 扇出型封裝 481.12 先進(jìn)封裝中的介質(zhì)材料 521.12.1 為什么需要低Dk和低Df的介質(zhì)材料 521.12.2 為什么需要低熱膨脹系數(shù)的介質(zhì)材料 521.13 總結(jié)和建議 53參考文獻(xiàn) 57第2章 芯片分區(qū)異質(zhì)集成和芯片切分異質(zhì)集成 892.1 引言 892.2 DARPA在芯粒異質(zhì)集成方面所做的努力 892.3 片上系統(tǒng)（SoC） 902.4 芯粒設(shè)計(jì)與異質(zhì)集成封裝方法 922.5 芯粒設(shè)計(jì)與異質(zhì)集成封裝的優(yōu)點(diǎn)和缺點(diǎn) 942.6 賽靈思的芯粒設(shè)計(jì)與異質(zhì)集成封裝 952.7 AMD的芯粒設(shè)計(jì)與異質(zhì)集成封裝 962.8 英特爾的芯粒設(shè)計(jì)與異質(zhì)集成封裝 1012.9 臺(tái)積電的芯粒設(shè)計(jì)與異質(zhì)集成封裝 1082.10 Graphcore的芯粒設(shè)計(jì)與異質(zhì)集成封裝 1112.11 CEA-Leti的芯粒設(shè)計(jì)與異質(zhì)集成封裝 1122.12 通用芯粒互聯(lián)技術(shù)（UCIe） 1142.13 總結(jié)和建議 114參考文獻(xiàn) 114第3章 基于TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成 1213.1 引言 1213.2 硅通孔（TSV） 1223.2.1 片上微孔 1233.2.2 TSV（先通孔工藝） 1233.2.3 TSV（中通孔工藝） 1243.2.4 TSV（正面后通孔工藝） 1243.2.5 TSV（背面后通孔工藝） 1253.3 無(wú)源TSV轉(zhuǎn)接板與有源TSV轉(zhuǎn)接板 1263.4 有源TSV轉(zhuǎn)接板的制備 1263.5 基于有源TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成（3D IC集成） 1263.5.1 UCSB/AMD的基于有源TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成 1263.5.2 英特爾的基于有源TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成 1263.5.3 AMD的基于有源TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成 1293.5.4 CEA-Leti的基于有源TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成 1303.6 無(wú)源TSV轉(zhuǎn)接板的制作 1303.6.1 TSV的制作 1303.6.2 RDL的制作 1313.6.3 RDL的制作：聚合物與電鍍銅及刻蝕方法 1323.6.4 RDL的制作：SiO2與銅大馬士革電鍍及CMP方法 1343.6.5 關(guān)于銅大馬士革電鍍工藝中接觸式光刻的提示 1353.6.6 背面處理及組裝 1373.7 基于無(wú)源TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成（2.5D IC集成） 1393.7.1 CEA-Leti的SoW（晶上系統(tǒng)） 1393.7.2 臺(tái)積電的CoWoS（基板上晶圓上芯片） 1393.7.3 賽靈思/臺(tái)積電的多系統(tǒng)和異質(zhì)集成 1403.7.4 Altera/臺(tái)積電的多系統(tǒng)和異質(zhì)集成 1423.7.5 AMD/聯(lián)電的多系統(tǒng)和異質(zhì)集成 1423.7.6 英偉達(dá)/臺(tái)積電的多系統(tǒng)和異質(zhì)集成 1443.7.7 臺(tái)積電含深槽電容（DTC）的多系統(tǒng)和異質(zhì)集成 1443.7.8 三星帶有集成堆疊電容（ISC）的多系統(tǒng)和異質(zhì)集成 1463.7.9 Graphcore的多系統(tǒng)和異質(zhì)集成 1473.7.10 富士通的多系統(tǒng)和異質(zhì)集成 1473.7.11 三星的多系統(tǒng)和異質(zhì)集成（I-Cube4） 1473.7.12 三星的多系統(tǒng)和異質(zhì)集成（H-Cube） 1493.7.13 三星的多系統(tǒng)和異質(zhì)集成（MIoS） 1493.7.14 IBM的多系統(tǒng)和異質(zhì)集成（TCB） 1493.7.15 IBM的多系統(tǒng)和異質(zhì)集成（混合鍵合） 1513.7.16 EIC及PIC的多系統(tǒng)和異質(zhì)集成（二維并排型） 1523.7.17 EIC及PIC的多系統(tǒng)和異質(zhì)集成（三維堆疊型） 1523.7.18 Fraunhofer基于玻璃轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成 1533.7.19 富士通基于玻璃轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成 1533.7.20 Dai Nippon/AGC基于玻璃轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成 1553.7.21 GIT基于玻璃轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成 1553.7.22 漢諾威萊布尼茨大學(xué)/烏爾姆大學(xué)的化學(xué)鍍玻璃轉(zhuǎn)接板 1553.7.23 總結(jié)和建議 1563.8 基于堆疊TSV轉(zhuǎn)接板的異質(zhì)集成 1583.8.1 模型建立 1583.8.2 熱力設(shè)計(jì) 1583.8.3 支撐片制作 1613.8.4 薄晶圓夾持 1633.8.5 模塊組裝 1643.8.6 模塊可靠性評(píng)估 1653.8.7 總結(jié)和建議 1673.9 基于TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成 1673.9.1 基本結(jié)構(gòu) 1673.9.2 TSV刻蝕及CMP 1703.9.3 熱測(cè)量 1733.9.4 薄晶圓夾持 1733.9.5 微凸點(diǎn)成型、C2W組裝和可靠性評(píng)估 1753.9.6 20μm節(jié)距微焊點(diǎn)的失效機(jī)理 1783.9.7 微焊點(diǎn)中的電遷移 1783.9.8 最終結(jié)構(gòu) 1803.9.9 漏電流問(wèn)題 1803.9.10 結(jié)構(gòu)的熱仿真及測(cè)量 1853.9.11 總結(jié)和建議 1863.10 基于TSV轉(zhuǎn)接板雙面集成芯片的多系統(tǒng)和異質(zhì)集成 1873.10.1 基本結(jié)構(gòu) 1873.10.2 熱分析——邊界條件 1893.10.3 熱分析——TSV等效模型 1903.10.4 熱分析——焊料凸點(diǎn)/底部填充料等效模型 1903.10.5 熱分析——結(jié)果 1913.10.6 熱力分析——邊界條件 1933.10.7 熱力分析——材料屬性 1933.10.8 熱力分析—結(jié)果 1943.10.9 TSV的制作 1963.10.10 轉(zhuǎn)接板頂面RDL的制作 2003.10.11 含有頂面RDL的填銅轉(zhuǎn)接板的露銅 2013.10.12 轉(zhuǎn)接板底面RDL的制作 2013.10.13 轉(zhuǎn)接板的無(wú)源電學(xué)特性 2043.10.14 最終組裝 2053.10.15 總結(jié)和建議 2083.11 基于硅穿孔（TSH）的多系統(tǒng)和異質(zhì)集成 2083.11.1 電學(xué)仿真及結(jié)果 2093.11.2 測(cè)試結(jié)構(gòu) 2113.11.3 含UBM/ 焊盤(pán)和銅柱凸點(diǎn)的頂部芯片 2133.11.4 含UBM/焊盤(pán)/焊料的底部芯片 2143.11.5 TSH轉(zhuǎn)接板 2163.11.6 最終組裝 2163.11.7 可靠性評(píng)估 2183.11.8 總結(jié)和建議 223參考文獻(xiàn) 223第4章 基于無(wú)TSV轉(zhuǎn)接板的多系統(tǒng)和異質(zhì)集成 2354.1 引言 2354.2 扇出型技術(shù) 2384.2.1 先上晶且面朝下 2384.2.2 先上晶且面朝上 2404.2.3 芯片偏移問(wèn)題 2414.2.4 翹曲問(wèn)題 2414.2.5 后上晶（先RDL） 2424.2.6 EIC和PIC器件的異質(zhì)集成 2454.2.7 封裝天線(xiàn)（AiP） 2454.3 專(zhuān)利問(wèn)題 2474.4 基于扇出型（先上晶）封裝的2.3D IC集成 2474.4.1 扇出型（先上晶）封裝 2474.4.2 星科金朋的2.3D eWLB（先上晶） 2474.4.3 聯(lián)發(fā)科的扇出型（先上晶） 2484.4.4 日月光的FOCoS（先上晶） 2484.4.5 臺(tái)積電的InFO_oS和InFO_MS（先上晶） 2494.5 基于扇出型（后上晶）封裝的2.3D IC集成 2504.5.1 NEC/瑞薩電子的扇出型（后上晶或先RDL）封裝 2504.5.2 Amkor的SWIFT（后上晶） 2504.5.3 三星的無(wú)硅RDL 轉(zhuǎn)接板（后上晶） 2504.5.4 臺(tái)積電的多層RDL轉(zhuǎn)接板（后上晶） 2524.5.5 日月光的FOCoS（后上晶） 2524.5.6 矽品科技的大尺寸扇出型后上晶2.3D 2554.5.7 Shinko的2.3D有機(jī)轉(zhuǎn)接板（后上晶） 2554.5.8 三星的高性?xún)r(jià)比2.3D封裝（后上晶） 2574.5.9 欣興電子的2.3D IC集成（后上晶） 2574.6 其他的2.3D IC集成結(jié)構(gòu) 2594.6.1 Shinko的無(wú)芯有機(jī)轉(zhuǎn)接板 2594.6.2 英特爾的Knights Landing 2594.6.3 思科的無(wú)芯有機(jī)轉(zhuǎn)接板 2604.6.4 Amkor的SLIM 2604.6.5 賽靈思/矽品科技的SLIT 2624.6.6 矽品科技的NTI 2624.6.7 三星的無(wú)TSV轉(zhuǎn)接板 2624.7 總結(jié)和建議 2644.8 基于A(yíng)BF的2.3D IC異質(zhì)集成 2654.8.1 基本結(jié)構(gòu) 2654.8.2 測(cè)試芯片 2674.8.3 晶圓凸點(diǎn)成型 2684.8.4 精細(xì)金屬線(xiàn)寬/線(xiàn)距/線(xiàn)高的RDL基板（有機(jī)轉(zhuǎn)接板） 2684.8.5 積層封裝基板 2714.8.6 翹曲測(cè)量 2714.8.7 混合基板 2734.8.8 最終組裝 2754.8.9 有限元仿真及結(jié)果 2754.8.10 總結(jié)和建議 2814.9 基于互連層的2.3D IC集成 2814.9.1 基本結(jié)構(gòu) 2814.9.2 測(cè)試芯片 2824.9.3 精細(xì)金屬線(xiàn)寬/線(xiàn)距RDL轉(zhuǎn)接板 2824.9.4 互連層 2874.9.5 高密度互連（HDI）印制電路板（PCB） 2884.9.6 混合轉(zhuǎn)接板的最終組裝 2884.9.7 混合基板的特性 2894.9.8 最終組裝 2914.9.9 可靠性評(píng)估 2914.9.10 總結(jié)和建議 2994.10 2.3D IC異質(zhì)集成中的低損耗介質(zhì)材料的表征 3004.10.1 為什么需要低損耗介質(zhì)材料 3004.10.2 原材料及其數(shù)據(jù)表 3014.10.3 樣品準(zhǔn)備 3024.10.4 法布里-珀羅開(kāi)放式諧振腔（FPOR） 3044.10.5 使用Polar和ANSYS設(shè)計(jì)的測(cè)試結(jié)構(gòu) 3094.10.6 測(cè)試結(jié)構(gòu)制備 3114.10.7 時(shí)域反射儀（TDR）測(cè)量及結(jié)果 3134.10.8 有效介電常數(shù)（εeff） 3144.10.9 矢量網(wǎng)絡(luò)分析儀（VNA）測(cè)量及基于仿真結(jié)果的校正 3154.10.10 總結(jié)和建議 318參考文獻(xiàn) 318第5章 芯粒間的橫向通信 3315.1 引言 3315.2 剛性橋與柔性橋 3335.3 英特爾的EMIB 3335.3.1 EMIB技術(shù)的焊料凸點(diǎn) 3355.3.2 EMIB基板的制備 3355.3.3 EMIB的鍵合挑戰(zhàn) 3365.4 IBM的DBHi 3375.4.1 DBHi的焊料凸點(diǎn) 3375.4.2 DBHi的鍵合組裝 3385.4.3 DBHi的底部填充 3425.4.4 DBHi的主要挑戰(zhàn) 3445.5 舍布魯克大學(xué)/IBM的自對(duì)準(zhǔn)橋 3445.5.1 自對(duì)準(zhǔn)橋V形槽開(kāi)口的工藝流程 3455.5.2 測(cè)試結(jié)果 3485.5.3 自對(duì)準(zhǔn)橋的主要挑戰(zhàn) 3485.6 扇出型封裝剛性橋的專(zhuān)利 3485.7 臺(tái)積電的LSI 3505.8 矽品科技的FO-EB和FO-EB-T 3505.8.1 FO-EB 3515.8.2 FO-EB-T 3545.9 日月光的sFOCoS 3555.9.1 sFOCoS的基本結(jié)構(gòu)及工藝流程 3555.9.2 FOCoS-CL的基本結(jié)構(gòu)及工藝流程 3565.9.3 sFOCoS、FOCoS-CL之間的可靠性及翹曲比較 3575.10 Amkor的S-Connect 3585.10.1 含硅橋的S-Connect 3595.10.2 含模塑RDL橋的S-Connect 3605.11 IME的EFI 3615.11.1 EFI的工藝流程 3615.11.2 EFI的熱學(xué)性能 3635.12 imec的硅橋 3635.12.1 imec硅橋的基本結(jié)構(gòu) 3645.12.2 imec硅橋的工藝流程 3645.12.3 imec硅橋的主要挑戰(zhàn) 3655.13 UCIe聯(lián)盟 3655.14 柔性橋 3675.15 欣興電子的混合鍵合橋 3675.15.1 封裝基板上含C4凸點(diǎn)的混合鍵合橋 3685.15.2 芯粒晶圓上含C4凸點(diǎn)的混合鍵合橋 3685.16 總結(jié)和建議 369參考文獻(xiàn) 370第6章 銅-銅混合鍵合 3736.1 引言 3736.2 直接銅-銅熱壓鍵合 3736.2.1 直接銅-銅熱壓鍵合的一些基本原理 3736.2.2 IBM/RPI的銅-銅熱壓鍵合 3756.3 直接SiO2-SiO2熱壓鍵合 3756.3.1 SiO2-SiO2熱壓鍵合的一些基本原理 3756.3.2 麻省理工學(xué)院的SiO2-SiO2熱壓鍵合 3776.3.3 Leti/飛思卡爾/意法半導(dǎo)體的SiO2-SiO2熱壓鍵合 3776.4 銅-銅混合鍵合歷史的簡(jiǎn)要介紹 3796.5 銅-銅混合鍵合的一些基本原理 3796.6 索尼的直接銅-銅混合鍵合 3816.6.1 索尼的CIS氧化物-氧化物熱壓鍵合 3816.6.2 索尼的CIS銅-銅混合鍵合 3846.6.3 索尼的三片晶圓混合鍵合 3866.6.4 索尼W2W混合鍵合的鍵合強(qiáng)度 3876.7 SK海力士的銅-銅混合鍵合 3886.7.1 面向DRAM應(yīng)用的混合鍵合 3886.7.2 鍵合良率的提升 3906.8 三星的銅-銅混合鍵合 3906.8.1 混合鍵合的特性 3906.8.2 焊盤(pán)結(jié)構(gòu)和版圖對(duì)混合鍵合的影響 3916.8.3 銅-銅混合鍵合的空洞 3926.8.4 12層存儲(chǔ)器堆疊的CoW混合鍵合 3936.9 TEL的銅-銅混合鍵合 3966.9.1 混合鍵合的仿真 3966.9.2 銅的濕法原子層刻蝕 3976.10 Tohoku的銅-銅鍵合 3986.10.1 銅晶粒粗化 3986.10.2 銅/PI系統(tǒng)的混合鍵合 4016.11 imec的銅-銅混合鍵合 4036.11.1 具有銅/SiCN表面形貌的混合鍵合 4036.11.2 D2W混合鍵合 4046.11.3 混合鍵合的熱學(xué)及機(jī)械可靠性 4076.12 CEA-Leti的銅-銅混合鍵合 4106.12.1 CEA-Leti/ams的無(wú)銅混合鍵合 4106.12.2 CEA-Leti/SET的D2W混合鍵合 4126.12.3 CEA-Leti/英特爾的D2W自組裝混合鍵合 4136.13 IME的銅-銅混合鍵合 4146.13.1 SiO2 W2W混合鍵合的仿真 4146.13.2 基于SiO2的C2W混合鍵合的仿真 4186.13.3 銅/聚合物C2W混合鍵合的仿真 4216.13.4 C2W混合鍵合的良率提升 4256.14 英特爾的銅-銅混合鍵合 4296.15 Xperi的銅-銅混合鍵合 4306.15.1 D2W混合鍵合—芯片尺寸效應(yīng) 4306.15.2 基于混合鍵合的多芯片堆疊 4316.16 應(yīng)用材料的銅-銅混合鍵合 4326.16.1 混合鍵合的介質(zhì)材料 4326.16.2 混合鍵合的開(kāi)發(fā)平臺(tái) 4346.17 三菱的銅-銅混合鍵合 4366.18 欣興電子的混合鍵合 4376.19 D2W與W2W混合鍵合 4406.20 總結(jié)和建議 440參考文獻(xiàn) 442
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