"本書根據(jù)電子信息類課程理論教學(xué)和實踐教學(xué)要求，以提高數(shù)字設(shè)計能力為目標，系統(tǒng)完整地闡述EDA技術(shù)、FPGA/CPLD 器件、Verilog HDL語言和相關(guān)數(shù)字系統(tǒng)設(shè)計技術(shù)。全書以 Vivado、ModelSim 軟件為工具，以“器件-軟件-語言-案例”為主線展開，內(nèi)容緊貼教學(xué)和科研實際，以可綜合的設(shè)計為重點，以 EGO1“口袋板”為目標板，通過諸多精選設(shè)計案例，闡述數(shù)字系統(tǒng)設(shè)計的方法與技術(shù)，由淺入深地介紹 Verilog HDL工程開發(fā)的知識與技能。全書案例豐富，富有啟發(fā)性。
本書的 Verilog HDL 語言規(guī)則以 Verilog-2001和 Verilog-2005兩個語言標準為依據(jù)，涵蓋常用語法規(guī)則，補充 Verilog-2005中新的語言點，對語言、語法規(guī)則進行案例闡釋，用綜合工具和仿真工具進行驗證，語言講解全面深入，既適合作為必備語法資料查詢，也適合有一定設(shè)計基礎(chǔ)的讀者學(xué)習(xí)提高。
本書可作為高等院校電子、通信、微電子、信息、雷達、計算機應(yīng)用、工業(yè)自動化、電路與系統(tǒng)、通信與信息系統(tǒng)及測控技術(shù)與儀器等專業(yè)本科生和研究生EDA 技術(shù)或數(shù)字系統(tǒng)設(shè)計課程的教材和實驗指導(dǎo)書，也可供從事電路設(shè)計和系統(tǒng)開發(fā)的工程技術(shù)人員閱讀參考。
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